新版的Virtuoso平台（*ICADVM18.1）提供了突破性的分析功能和创新的仿真驱动版图设计，实现了更强大，更高效的设计，并且支持了最先进的工艺技术。基于该解决方案，我们能够通过最先进的方法来显著提高生产力，并且提供业内最全面的解决方案，实现芯片，封装，模块和电路板间相互操作的流程。 对于每个新的工艺节点来说，布线变得更具挑战， 设计规则和金属层的数量也随之显著增加，从而导致设计也变得更为复杂，需要更为先进的约束驱动模拟和混合信号流程的实现。为了克服其中的一些挑战，设计师们需要快速且精准地对用于布局规划，引脚优化和降低芯片的规格的拥塞进行建模。 本博客将介绍全新的拥塞分析辅助工具（Congestion Analysis assistant)，以及该工具如何帮助用户实现设计可视，设计分析以及设计网络规划。 拥塞分析辅助工具简介 新的拥塞分析辅助工具允许用户从可视化和统计两方面来提取、显示及分析布线拥塞。此外，该工具也给设计师们提供了优化关键网络及网络组的布线路径工具。在此，我们列举了几个原因用以说明为什么您需要尝试使用该工具。 易于可视化布线拥塞 热图 直方图 统计 Heatmap会以图形方式来显示布局窗口中的拥塞热点，并且这种显示方法在EDA领域中也并不新鲜。但是对于大型或者复杂的设计而言，Heatmap的显示方法可能会隐藏重要信息。因此为了完善Heatmap，我们首次推出了 “拥堵直方图” ，这是一种新颖且容易理解的显示方式，可以定制或过滤拥塞。 除此之外，还提供了实际的布线统计信息，用以帮助您了解拥塞结果。 便于分析布线拥塞 基于拥塞的可过滤热图 可自定义的直方图 网络探测和路径显示 对于大型且复杂的设计而言，想实现快速且高效的传递重要信息是非常困难的。 因此，我们采用多种方法来潜心研究与拥塞相关的领域。目前，用户可通过各种方式来过滤拥塞数据，自定义直方图的“拥塞桶”，以及通过热图来显示减少的数据集。您也可以在导航器辅助工具中交叉探测关键网络，并且能在Heatmap中查看它们。 易于规划及优化 全局偏置约束 自动引脚优化 与Design Planner集成布局规划 设计中的过度拥挤区域很容易被发现。 然而，您该如何解决及确保设计能够收敛它呢？ 为此，我们引入了一种新方法，以图形方式来规划设计中的网络及网络组。它是一种独特的布线规划功能，且依赖于“全局偏置（Global Bias）”这种全新的约束。全局偏置约束允许用户在设计中设置其首选的布线路径和区域，用于指定的网络或网络组布线， 也可将其视为在地图应用程序上规划您最喜欢的行车路线 。 使用这种独特的布线功能以及ICADVM 18.1中新推出的Design Planner，用户可以尝试多种平面布局，并且能了解不同的布局策略对布线收敛所造成的影响。从而，可以帮助用户实现更紧凑的设计及小尺寸的芯片设计，也能确保设计在考虑所有布线约束和需求时进行收敛。 保持冷静和布线愉快！ 请随时关注即将推出的Virtuoso平台（*ICADVM18.1），并以全新的视角来体验新的拥塞分析辅助工具。 相关资源 拥塞分析和全球偏差 Virtuoso: 新序曲-Design Planner 工具简介 欲知更多Cadence电路设计相关的产品及服务，请访问 www.cadence.com 。 联系我们 欲知更多 Virtuoso 设计平台的最新消息或者您对这个博客所涵盖的产品功能，有任何疑问及反馈，请联系 team_virtuoso@cadence.com . 如果您想要接收即将推出的Virtuoso 高阶工艺节点和高级方法学版本的最新消息，请于页面顶部“ Subscriptions ”处输入您的邮箱ID ，赶快点击立即订阅。 Parul Agarwal, Michael Hunter, and Mark Rossman (Team Virtuoso)
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